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Ein bestückter Test-Wafer vom Fraunhofer-Institut für Zuverlässigkeit und Mikrointegration (IZM), dessen Chipstapel in der dritten Dimension mit Kupfer durchkontaktiert sind. Foto: Nino Halm für das Fraunhofer IZM

3D-Chipgipfel in Dresden

Top-Mikroelektroniker aus aller Welt diskutieren über die dritte Dimension, Chiplets und digitale Wollmilchsäue Dresden, 13. Januar 2020. Die sächsische Landeshauptstadt ist demnächst der Gastgeber für ein hochkarätig besetztes Mikroelektronik-Gipfeltreffen. Manager, Technologen und Physiker internationaler Halbleiterfirmen treffen sich vom 27. bis 29. Januar 2020 zum„Semi 3D & Systems Summit“ im Dresdner Hilton-Hotel. Sie wollen dort über neue Wege diskutieren, Chips dreidimensional zu bauen und hybrid mit Sensoren und anderen Bauteilen zu vernetzen. Der globale Mikroelektronikverband „Semi“ als Veranstalter erwartet unter anderem Vertreter von Intel, TSMC, Infineon, ASML, Globalfoundries, CEA-Leti, Huawei und anderen Branchengrößen.

Das CNT arbeitet mit einer 300-mm-Linie im früheren Qimonda-Reinraum - solche Forschungsbedingungen gibt es europaweit sonst nur selten. Abb.: CNT

Sachsen sichert Nanoelektronik-Zentrum CNT Dresden mit 43 Millionen Euro

Die Forscher übernehmen die frühere E-Papier-Fabrik. Freistaat und Fraunhofer liebäugeln mit der Konzentration weiterer Chip-Institute. Dresden, 3. Dezember 2019. Um das Fraunhofer-Nanoelektronikzentrum CNT in Dresden langfristig abzusichern, wird die sächsische Regierung für die Forschungseinrichtung 43,4 Millionen Euro zuschießen. Das hat das sächsische Wissenschaftsministerium auf Oiger-Anfrage mitgeteilt. Perspektivisch könnte das damit finanzierte Umzugsprojekt als Wachstumskern für ein größeres Dresdner Elektronikforschungs-Konglomerat nach französischem und belgischem Vorbild dienen.

Röntgentomografie eines vertikal durchkontaktierten 3D-Chipstapels aus Dresden. Abb.: DCN

3D-Chips: Hoffnungsträger für Europas Nanoelektronik

Dresden setzt auf Halbleiter-Konstruktion im Raum statt nur in der Fläche Dresden, 11. April 2015: Mit neuen Chiparchitekturen, die 2D- und 3D-Elektronikkonstruktionen kombinieren, könnte Europa im weltweiten Standortwettbewerb deutlich punkten – und hat dafür inzwischen auch gute Chancen. Das hat Professor Ehrenfried Zschech vom Dresdner Zentrum für Nanoanalyse (DCN) im Vorfeld der internationalen Elektronik-Tagung „Frontiers of Characterization and Metrology for Nanoelectronics“ (FCMN) eingeschätzt, die am 14. April 2015 in Dresden beginnt. „In der 3D-Integration wird sich Europa positionieren können und für den Halbleiter-Standort Dresden sehe ich da besonders gute Entwicklungsmöglichkeiten“; sagte er im Oiger-Gespräch.“

Fraunhofer führt 3D-Chipforschung im Dresdner ASSID fort

Nun Regelfinanzierung durch Bund und Land Dresden, 29. November 2013: Das Dresdner Fraunhofer-Forschungszentrum für 3D-Chipintegration „ASSID“ hat eine wichtige Hürde auf dem Weg zu einem regulären Institut genommen: Die Fraunhofer-Gesellschaft (FHG) hat heute beschlossen, das ASSID fortgeführen und in die Regelfinanzierung von Bund und Land zu überführen. Das teilte das sächsische Wissenschaftsministerium mit. „Die Entscheidung ist ein gutes Signal für den Mikroelektronik-Standort Sachen“, begrüßte Wissenschaftsministerin Sabine von Schorlemer (parteilos) die Entscheidung.

ASSID: Fraunhofer-Forschungsfabrik für 3D-Chips in Dresden fertiggestellt

Dresden, 26.7.2012: Das Dresdner Fraunhofer-Zentrum ASSID hat zwei Jahre nach der Gründung nun den Aufbau seiner Forschungs-Chipfabrik abgeschlossen. Inzwischen gehört die Einrichtung zu den weltweiten Technologieführern für die Konstruktion von 3D-Chips. Solcher Stapelelektronik sagen der Halbleiterverband SEMI und andere Branchenbeobachter eine große Zukunft voraus, da der boomende Computerhandy- und Tablettrechner-Markt, aber auch die Autoindustrie fordern, immer mehr Hightech-Funktionen auf kleinstem Raum zu integrieren. Das ASSID will deshalb seine Mannschaft vergrößern und erwägt, eine Forschungs-Foundry zu gründen, also einen 3D-Chip-Auftragsfertiger für Mittelständler.

Globalfoundries rüstet Fab in New York für 3D-Chip-Stapel aus

New York, 26.4.2012: “Globalfoundries” hat damit begonnen, seine neue Fab 8 im Bundesstaat New York mit Anlagen auszurüsten, die 3D-Computerchip-Stapel in 20-Nanometer-Technologie erzeugen. Das teilte der US-Auftragsfertíger heute mit. Damit stelle man sich auf Kundenanforderungen für künftige Tablet- und Smartphone-Generationen ein, bei denen zum Beispiel Prozessor und Speicher in einem Chip kombiniert werden.

Dresdner 3D-Chip-Forscher planen Ausbau

Zehn Millionen Euro teure 300-mm-Anlagen sollen Entwicklung ab 2013 forcieren Dresden, 26.7.11: Das Dresdner Fraunhoferzentrum ASSID erwägt, ab 2013 seine Kapazitäten in Dresden-Boxdorf für zehn Millionen Euro auszubauen. Das teilte Jürgen Wolf, der Leiter des Fraunhofer-Zentrums “All Silicon System Integration Dresden” (ASSID), auf Oiger-Anfrage mit. In den vergangenen eineinhalb Jahren seit der Gründung in einer ehemaligen Qimonda-Entwicklungsfabrik habe man eine Erprobungslinie für die 3D-Chipintegration auf 300-Millimeter-Siliziumscheiben (Wafer) hochgefahren, so Wolf. “Und wir haben bereits einzigartige technologische Ergebnisse vorzuweisen.” Daher sei daran zu denken, eine 300-mm-Chipgehäuse-Anlage (Moldung- bzw. eWLB-Technik) anzufügen. Die Entscheidung darüber müssen aber letztlich das ASSID-Mutterinstitut für Zuverlässigkeit und Mikrointegration (IfZM) und die Fraunhofergesellschaft treffen. Freistaat soll Infrastruktur für gebündelte Ressourcen schaffen Zugleich appellierte Wolf an den Freistaat Sachsen, eine “bessere Infrastruktur” für die vielen Mikroelektronik-Forscher im Raum Dresden zu schaffen. Eine Option wäre es, mehrere kleine Entwicklungsprojekte und Instiute aus dem Großreinraum Dresden in der pleite gegangenen Qimonda Dresden unterzubringen, wobei das Land sich um die aufwändige technische Infrastruktur kümmern könnte. Dieser Reinraum wurde allerdings kürzlich von Infineon gekauft (Oiger berichtete). Der Münchner …

Hochstapelei bei Taiwans “3D-Chips” von TSMC

Taipeh, 17.7.11:Kürzlich noch hatten taiwanesische Quellen, hinter denen möglicherweise der Außenhandels-Entwicklungsrat (External Trade Development Council) steckt, recht großspurig verkündet, Taiwans Vorzeige-Chipschmiede TSMC werde bereits Ende 2011 – und damit früher als Intel – die ersten 3D-Chips ausliefern (Der Oiger berichtete). Ein näherer Blick auf die zugrundeliegenden TSMC-Bekanntmachungen zeigt jedoch: Von einer echten 3D-Konstruktion im Transistoraufbau wie bei Intel kann bei den asiatischen Halbleitern keine Rede sein. TSMC selbst spricht von “2,5-D-Schaltkreisen”, was fast wie das legendäre “ein bisschen schwanger” anmutet. Tatsächlich will der Chip-Auftragsfertiger bei seinen 20-Nanometer-Halbleiter die sogannte Silizium-Durchkontaktierung verwenden (“through-silicon via” = TSV), bei der Schaltkreise schon in der Fertigung “übereinandergestapelt” aufgebracht und in der dritten Dimension durch die Isolierschichten miteinander vernetzt werden. Dieses Frontend-Verfahren ist zwar noch relativ jung, aber vom grundlegend neuem Schalteraufbau von Intels Trigate-Transistoren noch ein ganzes Sück entfernt. Das Ganze erinnert ein wenig an den sowjetischen “Megabit”-Chip der 80er Jahre, bei dem die Genossen das “unwesentliche” Detail zu erwähnen vergaßen, dass es sich nur um vier zusammengeschaltete 256-KB-Schaltkreise handelte. hw